台积電结构3D IC的硅穿孔(TSV)制程,以CoWoS(Chip on Wafer on Substrate)制程模式出產,行将逻辑芯片和DRAM放在硅中介层(interposer)上面,然后封装在基板上,公司要供给全套辦事,包含下流封装测试。整套流程包含,整合晶圆键合(Wafer Bonding)、薄晶圆(Wafer Thinning)、芯片基板键合(Chip on Substrate)及芯片封测等技能,将各類逻辑和存储芯片精准叠合。
2012年下半年起起头20nm制程技能举行试產事情,以平面制程(planar process)為根本,并采纳高介電层/金属闸(High-k Metal Gate)、第五代立异应变硅(strained silicon )和超低介電值铜导線等技能。跳過22nm制程,直接导入20nm制程技能,主因于20nm制程技能的闸密度、芯片效能與本钱比,较22nm更具本钱上风,台积電的微影技能也跨入下一世代,與Mapper互助无光罩多重電子束微影技能,和與ASML互助的极紫外光(EUV)微影技能等。
2012年10月,CoWoS测试芯片乐成地整合Wide I/O介面将逻辑體系单芯片與動态随機存取存储連系于单一模组,在芯片制品制造完成以前,公司的CoWoSTM技能透過将芯片重叠于晶圆之上(Chip on Wafer)的封装技能,供给客户前端晶圆制造辦事,藉由搭配Wide I/O举措動态随機存取存储介面,使這颗整合芯片可供给优化的體系效能,更小的產物外观尺寸,而且较着改良芯片之間的傳输頻宽。這次互助火伴連系SK Hynix公司供给Wide I/O動态随機存取存储、Cadence公司声援Wide I/O举措動态随機存取存储硅智财、益華(Cadence)公司與明导國际(MentorGraphics )公司供给電子设计主動化东西。